如何用低速ATE测试高速接口电路？-半导体测试

如何用低速ATE测试高速接口电路？
发表于：08-07-16　最后更新时间：09-01-05　所属论坛：半导体测试
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四有芯人
论坛版主
积分：9260

各位大鸟：
     小弟手头有一case，带PLL，倍频后主频110MHz。因为是DFT设计，小弟理所当然地选用J750作为平台；但有一个SDRAM接口电路，没有做DFT，只能用Function解决，而客户认为PLL输出信号相位不确定，会导致无法用pattern去compare，暗示俺应该用93000直接灌110M的时钟暴力解决。小弟认为仅仅因为这点电路而导致成本大幅提升实在有违工程人员的良心，遂准备用以下解决方案说服客户：
    1。在loadboard上增加SDRAM电路，让器件在PLL频率下完成对其写入和读出，比较读出结果以判定接口电路的功能正确与否。
    2。Bypass PLL，直接由ATE给时钟，但适当降频，如送100M（这是J750的极限呀），用同比降压的办法保证其在110M下功能正确。
    3。还没想好…… （别扔臭鸡蛋！靠，谁的砖头~~）

大家觉得可行否？有何更好的建议？

1楼

與非門
普通会员
积分：1138

发表于2008-07-16 23:35
RE:如何用低速ATE测试高速接口电路？

俺也期待高手的回答，DennyT大人應該可以解決的吧。。。。

/*我的反叛不会让人知道~悲喜都在心里面*/

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Yagesi
普通会员
积分：65

发表于2008-07-17 03:06
RE:如何用低速ATE测试高速接口电路？

我家是93K ，幫不到你，客戶最大，750超頻吧

...

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DennyT
论坛版主
积分：1603

发表于2008-07-17 13:59
回复:如何用低速ATE测试高速接口电路？

為了只快10MHz就換到1.5~2倍貴的機台有點讓人吞不下這口氣，通常我的習慣是把這功能IP拆解回基本電路後個別測試，就好比一輛國民汽車其測試都是引擎測引擎的，懸吊、輪胎、變速箱、電子設備各自獨立測試完畢才組裝起來，製作完畢後並不會真的開上跑道測極速180Km/hr，充其量不過離開產線以時速幾十公里開回庫房，但是各位的車有人因此開不上高速公路嗎？
　
以Memory host bus而言，memory PLL、DLL、address bus、DQ bus、VT bias大概就這些了，再多再細可以請教 "設計人員" 老大，要攻上極速，bus pad的電流推力，PLL/DLL的極限頻率都要配合。
　
方案一 "在loadboard上增加SDRAM电路" 有點麻煩，因為memory bus pin數量不少，還要接test channel的話會用上不少relay。這困境可以考慮利用獨立一塊Load Board來解決：把166MHz的SDRAM放上去，讓DUT倍頻跑上120MHz對SDRAM搞Read/Write，因為bus不需接出來到test channle，quad site搞不好也可以。量產就分成兩道FT，第一道FT1用原來的Load Board把memory bus的個別電路用tester支解開來測，第二道FT2只收FT1的Good DUT，只測對真實SDRAM的高速R/W，若有FT1 pass但FT2 fail的chip就送回來請 "設計人員" 老大分析 "壞" 在哪裡，想辦法在第一道FT1找個方法把這些escape chip宰掉，玩個一陣子後，FT2沒再宰IC就可以停了。

One for all, all for one. 我為人人，人人為我。

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四有芯人
论坛版主
积分：9260

发表于2008-07-18 09:26
RE:如何用低速ATE测试高速接口电路？

“第二道FT2只收FT1的Good DUT，只測對真實SDRAM的高速R/W”
如果使用此方法，如何判读从SDRAM读出的数据好像又是个问题……

很多时候，不是我在搞测试，而是测试在搞我……

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DennyT
论坛版主
积分：1603

发表于2008-07-18 14:36
RE:如何用低速ATE测试高速接口电路？

很抱歉，沒說清楚，因為既然這IC有SDRAM host bus，我便假設這DUT某功能需要透過這bus存取SDRAM，如此，便可以商請 "設計人員" 老大產生一functional pattern，這pattern必須有下面幾項能力：
1. 透過SDRAM bus把外接SDRAM run到110~120MHz的極速，但是只需tester外灌100MHz以下的clock與data (最好是半速或1/4)。
2. 對外接SDRAM的存取動作必須每個address bit與DQ bus pin都有toggle "活動到"，而SDRAM存取的結果正確與否必需要能從DUT其他pin以半速或1/4速compare的到。
　
舉簡例說明：假設某電視晶片的Frame buffer是使用166MHz的SDRAM，為測試DUT SDRAM bus可否達到166MHz，便在Load Board上焊接一180MHz的SDRAM與DUT SDRAM bus相連接，測試時tester外灌以45MHz的external clock驅動DUT工作在180MHz (4倍頻)，並利用DUT上video bus以tester外灌45Mbps的test video使DUT以180MHz開始存取SDRAM，DUT將計算完畢的video以180MHz從SDRAM讀出再透過45MHz的test bus送出來給tester compare正確與否，若正確即可認為45MHz video bus、180MHz memory bus、180MHz影像計算迴路與45MHz test bus測試過關。
　
因為第一道FT1的Load Board上並沒有SDRAM，對SDRAM bus採用PLL頻率、bus pin推力、DLL相位差及VT bias DC準確度分離測試的策略。
　
為證明此法的確能將SDRAM bus fail chip宰掉，同時又安客戶的心，才設計第二塊Load Board (將SDRAM bus接到板上的SDRAM上，其他pin還是接到test channel)，執行上述的at speed functional pattern，模擬客戶真實的使用狀態，將FT1沒宰下來的SDRAM bus fail chip以user mode宰下來，便是FT2的主要任務。
　
而FT2宰下來的fail chip需經過designer分析fail主因 (因為這些IC都是FT1 test mode pass而FT2 110MHz user mode fail)，fail chip必須再回到FT1以更新的測試方法宰掉為止，藉以補強FT1的fault coverage直至等同於FT2 110MHz user mode，待FT2不再宰IC時 (即FT1的錯誤涵蓋率已經大於等於FT2了)，FT2便可以停掉，節省測試成本。
　
上面的應用也可以將兩塊Load Board結合成一塊，便是利用relay切換板上SDRAM (跑110MHz user mode用) 與test channel (測O/S, Leak, test mode用)，只是一般SDRAM bus pin少說40~50pin不等，daul site便也要用上40~50顆DPDT的relay，PCB layout難走線就算了，選的relay尺寸太大搞不好還塞不下J750的小板子 (別忘了dual site還有兩顆SDRAM也要上)。

One for all, all for one. 我為人人，人人為我。

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四有芯人
论坛版主
积分：9260

发表于2008-07-18 14:50
RE:如何用低速ATE测试高速接口电路？

DennyT回帖辛苦，小弟万分感激哈！
再弱弱滴问一下：“2。Bypass PLL，直接由ATE给时钟，但适当降频，如送100M（这是J750的极限呀），用同比降压的办法保证其在110M下功能正确。”
比如将I/O端口的电源电压由3.3V降低到3.2V，此法实施可行性如何？

很多时候，不是我在搞测试，而是测试在搞我……

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四有芯人
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积分：9260

发表于2008-07-18 15:03
RE:如何用低速ATE测试高速接口电路？

我想在同一块loadboard做手脚：将SDRAM与DUT连接的所有信号布于表面，之间用0ohm贴片电阻隔离，FT1环节不焊这些电阻，FT2再将他们焊上。
但有个顾虑：FT2中，Tester的channel电路会不会给SDRAM的读取带来不良影响？

很多时候，不是我在搞测试，而是测试在搞我……

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DennyT
论坛版主
积分：1603

发表于2008-07-18 15:42
RE:如何用低速ATE测试高速接口电路？

與其降壓跑100MHz不如用tester灌60MHz clock與data，DUT設定倍頻到120MHz，以60MHz分兩次compare 120Mbps的output data (第一次比cycle前半段1,3,5，第二次比cycle後半段2,4,6)，只是不知DUT SDRAM Bus 120MHz下推不推得動J750 66pF 的 loading。
　
此外memory器件降電壓留guard band是因為器件內的電容器、sense amp等元件會因Vdd上升而提高performace，而邏輯元件此種效應不甚明顯，因此只要DUT的PLL能飆上120MHz (除頻後能量到穩定的60MHz)，BUS pin推力夠大 (LVTTL spec: 50pF loading下0.4V<->2.4V Tr=Tf要能小於1ns，這也可以用search分兩次量，找出PPMU量的IOH/IOL與Tr/Tf的關係式後，search就不用量了)，DLL在100MHz下data bus間的skew很小、clock對data setup/hold正常 (用search量)，多10MHz (10ns->9ns) 不會有問題。

One for all, all for one. 我為人人，人人為我。

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四有芯人
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积分：9260

发表于2008-07-18 16:30
RE:如何用低速ATE测试高速接口电路？

"用tester灌60MHz clock與data，DUT設定倍頻到120MHz，以60MHz分兩次compare 120Mbps的output data (第一次比cycle前半段1,3,5，第二次比cycle後半段2,4,6)"
此法甚好，但问题是PLL倍频出来的时钟不一定能和Tester输入的时钟保持同步的相位关系，这样输出信号的时间沿不容易确定啊……
有什么办法能使它们保持相位一致或者使输出信号的时序沿确定呢？

很多时候，不是我在搞测试，而是测试在搞我……

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mywinds
普通会员
积分：88

发表于2008-07-18 17:25
RE:如何用低速ATE测试高速接口电路？

如果不确定输出的相位，可否使用MATCH功能，来匹配这一段内容的输出呢？如果比较的内容过多，就放弃这个做法吧。。。

...

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DennyT
论坛版主
积分：1603

发表于2008-07-18 20:50
回复:如何用低速ATE测试高速接口电路？

原帖由四有芯人于2008-07-18 15:03发表:
1. 我想在同一块loadboard做手脚：将SDRAM与DUT连接的所有信号布于表面，之间用0ohm贴片电阻隔离，FT1环节不焊这些电阻，FT2再将他们焊上。但有个顾虑：FT2中，Tester的channel电路会不会给SDRAM的读取带来不良影响？

2. 问题是PLL倍频出来的时钟不一定能和Tester输入的时钟保持同步的相位关系，这样输出信号的时间沿不容易确定啊……
有什么办法能使它们保持相位一致或者使输出信号的时序沿确定呢？

1. 可以改成下圖這樣：
Jumper
2. 因為倍頻只有兩倍，代表PLL輸出每兩個120MHz的clock就被tester的60MHz clock同步一次，data delay不一致的問題應該還好，倒是這類pattern常常不好tune的地方是mywinds大大所指的functional非同步關係，會需要利用match來同步，如果有某output pin具有類似OEN (Output enable) 的功能，將這段pattern只留這pin match H，之後的其他bus就會跟著同步就是好的開始了。