测试中的拉偏电压
发表于:08-05-08 最后更新时间:08-07-11 所属论坛:半导体测试
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oasispanjie
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测试中的拉偏电压一般在百分之几?
拉偏电压是否在一个芯片所有的测试项目中都一致?
功能测试需要拉偏电压进行测试吗?
1楼

oasispanjie
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发表于2008-05-09 13:07
RE:测试中的拉偏电压

哪位大大能给小弟讲一讲啊!谢谢啦!
 
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DennyT
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发表于2008-05-09 13:33
RE:测试中的拉偏电压

可以請樓主詳細說明一下什是 "拉偏电压"? 小班個人對這名詞不是很熟悉...有原始的英文名詞嗎?
 
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oasispanjie
普通会员
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发表于2008-05-09 17:33
RE:测试中的拉偏电压

VDDMIN和VDDMAX相对于VDD的偏移百分比
比如5V±10%就是4.5V和5.5V
 
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DennyT
论坛版主
积分:1604
发表于2008-05-09 22:27
RE:测试中的拉偏电压

受教了。
 
Q1. 测试中的拉偏电压一般在百分之几?
A: VDD±10%~±15%都可以,大部分還是±10%就足夠了。
 
Q2. 拉偏电压是否在一个芯片所有的测试项目中都一致?
A:
一般O/S test VDD=0V,
Leakage及Idd test使用VDD max,
IOH/IOL管腳電流推力使用VDD min,
SCAN及Functional pattern VDD max與VDD min都上,
Memory BIST pattern也是VDD max與VDD min都上,可能的話VDD min還建議設在-15%~-20%進行,
至於Mixed signal IC的AD/DA 靜動態測試、PLL/OSC頻率/Jitter量測、Differential Serial Tx/Rx就建議使用VDD norm。
 
Q3. 功能测试需要拉偏电压进行测试吗?
A: "功能测试" 如果指的是Functional pattern,如果測試時間不長,當然是VDD max與VDD min都測,萬一測試成本有限,只能擇一進行,建議是以VDD min優先,畢竟worst case下能pass,其他電壓應該沒問題。
 
 
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oasispanjie
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发表于2008-05-12 09:23
RE:5#

谢谢斑竹的回答,让小弟茅塞顿开!
受教了!
小弟还有两个问题:在整个IC量产的流程中,CP测试为什么有些时候不测?是基于成本的考虑?还是因为良率提高到很高的水平而无需进行CP测试?
FT测试会不会也有不进行测试的时候?为什么?
 
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DennyT
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发表于2008-05-12 21:11
Package Loss cost vs. CP cost

Q1. 在整个IC量产的流程中,CP测试为什么有些时候不测?是基于成本的考虑?还是因为良率提高到很高的水平而无需进行CP测试?
A. 一般CP成本是與封裝損失(Package Loss)相權衡,用下面的例子說明:
假設有一產品,gross DIE為每片wafer 1500顆,CP良率平均水準95%,封裝格式有兩種,
一為QFP/ 單顆封裝成本RMB 1元/ 不CP的QFP package loss為每片wafer RMB 75元 (5% fail DIE*gross DIE 1500顆*QFP 1元),
另一為TFBGA/ 單顆封裝成本RMB 3元/ 不CP的TFBGA package loss為每片wafer RMB 225元。
 
此時若CP測試每片wafer報價RMB 100元。則QFP產品不用CP (因為QFP封裝損失75元<CP成本100元),而TFBGA的產品必須CP (因為TFBGA封裝損失225元>CP成本100元)。
 
若想讓QFP產品也要CP取得wafer良率資料,以便監控fab廠良率,則只有砍test item,或進行test time reduction,同時與測試廠交涉部份產品hourly rent降價,使QFP的CP程式每wafer降到RMB 75元以下為止。而這也是為何有些CP程式簡單到不行,測試時間也短到不行的原因之ㄧ。
 
Q2. FT测试会不会也有不进行测试的时候?为什么?
A. FT會skip有時是因為產品直接以wafer出貨,系統直接COB (Chip On Board)或MCP (Multi-Chip Package)的緣故。另外一個原因就是產品單價太低,而客戶系統板用到壞品的重工 (rework) 成本又不高,此時會與客戶交涉不FT而改以yield loss credit back (壞品直接退錢或扣貨款),或直接將yield loss的百分比補上一起出貨 (即客戶訂100顆,交貨直接出105顆,5顆是補平均yield loss 5%),權衡方式與上一問題雷同,是拿 "FT單批測試成本""預先補給客戶IC的成本" 相比較,良率不好當然還是得FT囉。
 
 
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oasispanjie
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发表于2008-05-13 09:34
感谢斑竹的解答

你的回答详细而又解我疑惑,十分感谢!
仍然有两个问题:
1.CP测试的项目和FT测试的项目是否有不同?如果有的话不同在哪?
2.CP中进行的测试项在FT中是否还会再进行测试?
PS:昨天下午的大地震到目前为止已经造成了近万人死亡(统计数字仍将上升),堪比当年的唐山大地震,希望受灾的人民能够挺过这一灾难,毕竟人的生命才是最重要的,失去生命,上班还有什么意义,希望大家多关注关注灾情!
 
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二级电工
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发表于2008-05-13 23:04
RE:测试中的拉偏电压

以下是关于拉偏电压的个人看法:
1.有一些标准芯片的协议上要求了VDD的大小及范围,designer当然也要按照标准协议的要求来设计,所以这时的拉偏电压满足协议是最起码的要求,当然范围越宽越好。
2.designer的仿真结果可以提供一个测试前的大致范围。
3.事实是检验真理的唯一标准,真正的VDD范围还是做char后得到真实值。

另外,关于CP和FT:
1.个人认为先有FT,如果需要CP,最初的CP应该包含全部的FT项目,然后通过对良率的分析来删减CP的项目。分析过程希望DennyT大虾赐教。
2.CP通过的项目FT绝对需要再测,因为没人保证封装不会出现不良。
 
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DennyT
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发表于2008-05-14 13:48
回复:测试中的拉偏电压

雖然地震在台灣是家常便飯,但是有關川震新聞報導的畫面也令人震驚,不管天災或人禍,生命的逝去都令人惋惜,默哀3分鐘... 希望那些在瓦礫堆中掙扎的倖存者能得到第一時間的救援,默禱3分鐘。
 
以下回到正題:
樓上大大講解的基本正確,我再補充一點,便是一般較少在CP測試出現的test item便是Mixed-signal類、RF類、Memory的speed sort (速度分級) 等等,因為一般Epoxy probe card上的探針長度不短,屬於single end器件,不利高速或高精度類信號的量測。
 
當然上列item的CP還是有解,比如說採用薄膜針測卡 (Membrane probe card) 或使用陶瓷基座的垂直針測卡 (Vertical probe card)。但是這些高速probe card的價錢可是一般Epoxy probe card的數十倍到百倍的程度,若非封裝單價其高無比 (陶瓷封裝、有heat sink的高球數BGA...)且該測試項目的yield loss又高,或產品必須KGD (Know Good DIE) wafer交貨 (如RF PA, LNA等),一般少有公司非要在CP上測試上列項目。
 
當然還是有折衷的辦法,如AD/DA還是可以在CP上測很慢的INL/DNL,量回來的數據當然也不如FT好,但是要把fail得很誇張的DIE刷掉還是可以的;高速PLL/ Ring Oscillator可以請designer放些divider除頻下來測;RF PA/LNA可以測一些DC gain/ offset把outlier (誇張的fail chip) 刷掉;High Speed PHY設計時別忘了留個loop back模式,除了FT可以選些cost down機台,CP時也可以刷掉一些fail chip;至於memory speed sort就得靠內建高速BIST controller了 (一般也是賣KGD的niche DRAM公司會這樣玩),跑完再刷刷DQ pin的電流推力就OK了。
 
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oasispanjie
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发表于2008-05-14 18:11
RE:测试中的拉偏电压

谢谢斑竹耐心的回复!
讲讲今天我的困惑,今天我们部门讨论,有人说功能测试实际上包含于扫描链测试中,他认为不需要进行功能测试而只要进行扫描链测试就可以了,而另外有人则认为功能测试必须要测,因为可以及早发现不合格的DIE,然后再进行扫描链测试.就这个争论,我觉得他们有一个共同点:他们都认为功能测试包含于扫描链测试.
我想知道功能测试要不要独立于扫描链测试而先测?(前提是我认同功能测试实际上包含于扫描链测试中)
 
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DennyT
论坛版主
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发表于2008-05-16 15:15
Functional 與 Scan Pattern

其實SCAN pattern是否涵蓋functional pattern在IC設計時已經決定了,SCAN pattern的涵蓋率來自於scan chain的涵蓋率,若IC內部有部份沒有作DFT串過scan,這部分scan pattern當然測不到,需要額外的fucntional pattern來涵蓋了,所以IC tape-out時的review meeting上一定要確認未串scan的IP及其對應的測試pattern由誰提供,以免將來量產時漏測,造成退貨就不好了。
 
至於在流程上functional pattern還是置於scan pattern之後比較好,因為functional pattern的測試信號一般還是需要經過有scan涵蓋的區域,若這些區域有defect而倒過來判定functional pattern fail張冠李戴就不好了。
 
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oasispanjie
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发表于2008-05-16 17:58
RE:测试中的拉偏电压

期待你很久了,呵呵!
scan test能否测试到芯片内部所有的逻辑模块依赖于DFT,对吧?
如果不能的话,我们需要跑functional pattern来测试scan pattern没有测到的地方,是这样吗?
我们老大说他以前去过测试公司看他们搞测试,说他们一开始scan pattern和function pattern都跑,渐渐的function pattern越跑越少,所以他的感觉是只要跑scan pattern就ok了.
 
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oasispanjie
普通会员
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发表于2008-05-16 18:23
RE:测试中的拉偏电压

还有一个比较严重的问题我不得不单独提出来:
经理需要我和我的同事制定出详细的测试方案,他只关心两个要素:
各个方案最后芯片的合格率
各个方案的测试成本,也就是测试时长(上机台)
我郁闷了,因为我们公司是design house那种,没有ATE,我到现在还属于空想社会主义者,并且一直以这种方式工作着,我的感觉是这两个参数如果不去亲自上机台测试过了是无法给出的,关于合格率以及测试时长我这几乎一点资料都没有.
我想知道测试时长和机台以及prober,handler什么的选择是否有关,还和其他什么因素有关?DC test大概需要多长时间?Function test和scan chain test呢?
 
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DennyT
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发表于2008-05-16 22:06
回复: 測試程式 Test Time 估算

> scan test能否测试到芯片内部所有的逻辑模块依赖于DFT,对吧?
> 如果不能的话,我们需要跑functional pattern来测试scan pattern没有测到的地方,是这样吗?
> 我们老大说他以前去过测试公司看他们搞测试,说他们一开始scan pattern和function pattern都跑,
> 渐渐的function pattern越跑越少,所以他的感觉是只要跑scan pattern就ok了.
 
是的,有很多IP看起來像純digital,其實是手工邏輯,不是寫Verilog code合成出來的,沒辦法串scan,比如High Speed PHY (LVDS, DVI, Ethernet...)裡的SerDes (Serializer/Deserilizer),DAC/ADC裡面也有數位邏輯,只能依賴個別的測試項目來涵蓋。
 
至於function pattern越跑越少是好現象,代表designer有老實做DFT,所有的digital logic都有串scan,所以只靠ATPG pattern就搞定所有digital block了。其實functional pattern反而耗時間又難tune,一大段pattern只測到一小塊block,浪費tester pattern depth又拉長測試時間,付出的成本與pattern的涵蓋率不成比例,所以大部分designer能DFT都會儘量做的。
 
> 关于合格率以及测试时长我这几乎一点资料都没有.
 
合格率 (指yield rate嗎?) 對應到晶圓廠的製程穩定度及設計容限,由測試工程師開口估計是有點怪,但是常用的晶圓廠良率通常蠻固定的,若是新產品沒什麼新的mixed signal/ analog IP,用的又是老廠商,1- (把過去產品的每wafer lot剔除的平均fail DIE數量 "除上" 新產品整wafer lot的gross DIE) 再乘上100%大概就是新產品未來的良率了。
 
> 我想知道测试时长和机台以及prober,handler什么的选择是否有关,还和其他什么因素有关?
 
一般prober index time從250ms~500ms不等,DIE index越大index time越長;而Pick and Place handler index time則1~1.5秒不等,落下式handler index time則為0.8~1.2秒,但是常見的P&P handler如NS5000/6000的loader/ unloader也有限制,若是測試時間短於3.x秒,則test arm會idle等進出料,這部份的測試時間及成本估算測試廠精的很,你只要把機台量到的時間,Load Board有幾個site報給他,他們通常都會給你個合理但 "多一點" 的index time。
 
> DC test大概需要多长时间?Function test和scan chain test呢?
 
通常tester進出test item都會有個overhead,大約是個位數ms的水平,越新的tester overhead通常會越短,但是主打cost down市場的新機台就不一定了,所以跑pattern類的測試項目時間就是 pattern深度 x period + overhead
 
而使用PMU的DC測試項目就差比較多了,有PPMU的測試機,DC量測通常約10~15ms就搞定了;沒有PPMU而使用System PMU的老機台就是 量測的pin數 x 量測項目 x 1~1.5ms + Overhead
 
再來是使用DPS的Idd測試項目,每channel DPS都有ADC的新機台,Idd量測通常也是10~15ms就搞定了;一塊DPS board共用1顆ADC的老機台就是 量測的DPS channel數 x 3~8ms + Overhead
 
至於AD/DA類的測試時間差異非常大,因為有的tester使用板上的硬體DSP進行FFT及加乘運算,Mixed-Signal測試中運算數值的時間短很多,另一類測試機是直接把大量的資料透過control匯流排送回workstation用CPU算,這時control匯流排的頻寬,workstation CPU的快慢,運算的函式是否支援雙核心多線程運算,都會影響測試時間的長短,ADC/DAC test pattren的長度 x period 是基本的起跳時間,其他運算部份的時間就只能依靠經驗值了。
 
下面的範例是顆有3ch 24bit delta-sigma ADC的IC在SC-312上測dual-site的測試時間,每DUT有8192點24bit x 3 ch的 ADC digital output透過老爺級的VME bus送回奶奶級的Sun Sparc 20 workstation用150MHz CPU算FFT,pattern執行時間理論值是50ms,但是該測試卻花了 (377.3ms-50ms) 在搞資料傳輸及運算,夠瞎吧。順帶一提,SC只有一槍system PMU,兩個site的所有input pin leakage也是大家排隊輪流測IIH/ IIL兩個case,算算也花了83ms,所以SC上能用pattern跑的,決不用PMU玩。
 
Begin Performance data
Stage number   Stage Execution time   Elapsed   Stage name
   0                  0.0 mS           0.0 mS   init1
   0                  2.0 mS           2.0 mS   init datalog
   0                  2.5 mS           4.6 mS   init spec sheet
   1                  0.5 mS           5.1 mS   C Stage: Relay set for O/S
   2                 13.4 mS          18.4 mS   Power On 0V
   3                 14.0 mS          32.4 mS   Walking Z open/short test
   5                  1.5 mS          33.9 mS   C Stage: Relay set for Operation
   6                 10.7 mS          44.6 mS   Power On 5V
   7                 83.0 mS         127.6 mS   PMU: Input Leakage test
   8                  7.7 mS         135.2 mS   Power Off
   9                  8.6 mS         143.9 mS   Power On 4.0V
  10                107.9 mS         251.8 mS   ATPG 16.6MHz
  14                  8.7 mS         260.5 mS   Power Off
  15                 10.3 mS         270.8 mS   Power On 5V
  16                  0.4 mS         271.1 mS   C Stage: Relay set for ADC test
  17                 10.7 mS         281.8 mS   C Stage: APE setup for ADC test
  18                377.3 mS         659.2 mS   C Stage: 3ch 24bit ADC dynamic
  19                 21.9 mS         681.0 mS   Operational Idd
  20                 10.6 mS         691.7 mS   REFV discharge
  21                  7.6 mS         699.3 mS   PMU: VREF test
  22                 12.7 mS         711.9 mS   Functional VOHL
  26                 48.3 mS         760.3 mS   Power Off: Good Pass
 
End Performance data
 
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oasispanjie
普通会员
积分:31
发表于2008-05-22 14:08
RE:测试中的拉偏电压

谢谢DennyT的回复,讲了这么多.
有几个词不明白,没摸过ATE.
index time指的是启动时间吗?overhead是什么意思?

 
...
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DennyT
论坛版主
积分:1604
发表于2008-05-22 20:04
Index Time 與 Test Item Overhead Time

index time在CP是指從一顆DIE換到下一顆DIE的chuck移動時間,在FT則是指將DUT從socket移出到置入未測DUT的機械手臂移動時間。
 
Overhead泛指執行一件事的前置準備工作,套在測試項目的執行上便是指tester硬體準備執行測試程式設定的工作前所花去的準備時間,如跑一段pattern的常見準備工作:
1. Broacast本段測試會啟用及關閉的PE channel/ driver/ comparator,
2. 切換PE relay,
3. 讓系統master clock進入穩定工作狀態 (PLL settling time),
4. Sequencer存取記憶體的指定位址,準備burst read test pattern到各pin的pattern generator (PG) ASIC,
5. 各pin Timing Generator (TG) 載入各driver開關及strobe edge時點,
6. PE的VIH/VIL/VOH/VOL/VT等DC參考電壓用DAC載入設定數值並輸出穩定電壓為止。
各channel都回報準備完畢才會真的開始執行test pattern送收測試訊號給DUT。
 
 
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oasispanjie
普通会员
积分:31
发表于2008-06-24 10:50
RE:测试中的拉偏电压

一个月没来,我的帖子都快到海底了,呵呵
现在又得再次回归到测试上来,还得问斑竹几个问题:
1.DC参数测试是否是用pattern进行测试,还是用PMU驱动电压测电流或者驱动电流测电压,和pattern无关呢?比较疑惑,可能这个问题比较愚蠢,呵呵
 
...
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DennyT
论坛版主
积分:1604
发表于2008-06-24 11:38
用Pattern測DC參數

原帖由oasispanjie于2008-06-24 10:50发表:
一个月没来,我的帖子都快到海底了,呵呵
现在又得再次回归到测试上来,还得问斑竹几个问题:
1.DC参数测试是否是用pattern进行测试,还是用PMU驱动电压测电流或者驱动电流测电压,和pattern无关呢?比较疑惑,可能这个问题比较愚蠢,呵呵

  
>DC参数测试是否是用pattern进行测试
用pattern測DC參數並非異想天開,主要是著眼在老式tester pattern測試比PMU測試快,硬體上是利用digital channel上的active load來達成,但量測設定就限制在IFVM類的測試 (Current Force由active load負責,Voltage Measurement就由comparator的VOH/VOL負責),所以一般常用pattern跑的DC測試有:open/short測試 (pattern叫walking Z),VOH/VOL輸出管腳推力測試。
 
但是現在較新式的tester如93K, J750, D-10都有PPMU (Per Pin PMU),DC參數量測時間大幅縮短,使用pattern來測DC能省的test time有限,pattern寫起來又麻煩,就少有人用了。
 
>用PMU驱动电压测电流或者驱动电流测电压,和pattern无关呢?
這樣說有點怪,因為有的SoC需要先跑一段pattern使IC進入特定模式,才能輸出待測的電壓或電流給PMU測,如 IOH/IOL/IOZ 輸出管腳電流輸出測試。但是也有不需先跑pattern直接使用PMU測試的DC item如 open/short 測試,Input Leakage 輸入管腳漏電流測試。
 
也因此大部分測試機的PMU測試設定都可以讓你先跑一段pattern (然後halt在某vector或loop某段pattern),當然也可以不跑pattern就直接量測DC參數。
 
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oasispanjie
普通会员
积分:31
发表于2008-06-24 15:23
RE:测试中的拉偏电压

谢谢DennyT大大!
你在关于test time估算这个回复中提到:有PPMU的测试机,DC量测通常约10~15ms就搞定了.
我想问一下这个时间是指DC参数测试的全部时间还是其中一项参数所用的时间?
没摸过ATE,问这样的问题真是惭愧!
 
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